【导读】于现场可编程门阵列(FPGA)、专用集成电路(ASIC)及其他基在多轨处置惩罚器的体系中，跟着电源时序法则愈发严酷、时序要求日趋精准、电压容差不停缩小，电源治理变患上愈来愈繁杂。时序过错可能造成闩锁或者器件永世性毁坏，而监控不足可能致使没法和时发明妨碍，使体系不变性遭到影响。 本文提出了优化时序协和谐妨碍相应的实用计谋，并申明了与基本电源时序节制器方案比拟，集成监控及工场调解设置的8通道时序节制器怎样有助在简化电源治理。 弁言 人工智能(AI)、数据中央、医疗康健及工业主动化范畴愈来愈多地利用现场可编程门阵列(FPGA)来实现高吞吐量、低延迟计较。依附硬件配置能力及高效并行处置惩罚的两重上风，FPGA很是合适应答年夜数据量的及时事情负载。 FPGA的电源设计很少采用单电源轨。此类器件利用多个电源域：焦点、输入/输出(I/O)组、锁相环(PLL)、高速收发器及辅助电源轨，并且每一个域都有本身的电压电平、电流特征及裕度要求。稳健的供电收集除了了要孕育发生各电源轨以外，还有必需对于电源轨的上电及下电举行严酷节制，并确保于瞬态及妨碍环境下，各电源轨始终处在容许的规模之内。 于实践中，FPGA的电源要求凡是归结为以下几项设计查抄事项：1,2 • 多电源轨：为焦点、I/O、PLL、收发器及辅助域提供专用电源。 • 低压焦点电源精度：焦点电源轨凡是运行于最低电压以降低功耗，是以调治精度及负载阶跃相应很是主要。 • 严酷的电源轨容差：每一个电源轨都有各自答应的电压窗口（裕度），以确保不变运行。 • 受控的斜坡上升：治理斜坡速度及浪涌，使内部电路洁净地启动，且电源轨不会瓦解或者过冲。 • 电源时序：于接通及关断电源时，严酷遵照划定的电源轨挨次，包括反向时序约束。 稳压器卖力电源的天生与调治，但没法包管所有电源轨的时序节制、上电挨次及连续窗口监测满有把握，特别是于发生欠压、妨碍或者关断事务时。是以，于FPGA电源治理设计中，需要外部时序节制器及电压监控器来协调电源轨时序并监测运行历程中的阈值。 节制阈值及时序：现实运用中的电源监控器+时序节制器 时序节制器及电压监控器会为每一个电源轨明确凿现响应的时序及电压阈值。多通道时序节制器可于当前电源轨到达其方针电压的预界说窗口规模以前，暂缓启动下一电源轨。当前电源轨进入该窗口后，再颠末一个受控延迟，才会使能下一电源轨。这一机制有助在确保各电源轨单调上升且无毛刺。 高质量电源监控用具备多电压监测能力，阈值精度可达±0.3%，同时撑持上电复位、适量的时序节制和连续监测。只要任一电源轨凌驾划定规模，电源监控器就会将复位旌旗灯号置为有用。3,4 于现实运用中，假如呈现欠压或者过压环境，电源监控器会触发受控FPGA复位或者安全关断，以避免体系运行变态。电源监控器与时序节制器共同利用时，可以或许确保各电源轨根据准确挨次启动，并连续监测整个体系的运行康健状态。 ADI公司提供一系列带监控功效的电源时序节制集成电路(IC)产物，包括MAX16050、MAX16165及MAX16025。最新产物ADM6840是一款可配置的时序节制器，集成监控功效，撑持多达8个电源轨，专门为进步前辈的FPGA及片上体系(SoC)平台打造。这款器件可同时治理8个电源轨，比拟典型的四通道解决方案，所需外部元件更少，体系繁杂度也更低。 优化监测及时序节制架构，简化解决方案 ADM6840保留了ADI MAX16165/MAX16166等成熟电源时序节制器的焦点时序节制与监控功效，并经由过程更简朴、更优化的实现方案，将撑持的电源轨数目拓展至8个，如图1所示。其设计思绪是将原本需要外部配置的要害功效改成由工场调解的内部选项，从而晋升差别批次产物的精度、一致性及可反复性，并降低对于元件容差及印刷电路板(PCB)泄电流的敏感性。这些由工场调解的选项包括：掉调电流设置(IOS)，用在转变降落阈值以实现靠得住的反序关断；电源优良按时器(PGT)，用在限定电源轨于上电历程中到达设定监控阈值所答应的最永劫间；欠压检测输入(UVSET)，用在提供典型的0.5V阈值 输入以监控VDD或者其他电源。 图1：MAX16165/MAX16166及ADM6840功效框图 多个时序节制器经由过程菊花链方式毗连，撑持更繁杂的电源树 如图2所示，依附高通道密度，ADM6840单个器件可撑持FPGA的8个电源轨，无需级联两个电源时序节制器，既削减了元器件数目，也降低了器件间的彼此依靠性。 图2：利用ADM6840对于八个电源轨举行电源监控及时序节制 除了了单器件撑持多达8个电源轨外，它还有彻底撑持以菊花链方式毗连多个IC，从而应答更年夜或者更繁杂的FPGA电源树，示例配置如图3所示。设计职员可经由过程DONE、ON及OFF引脚链接器件，确保所有电源轨连结协调一致的时序。依附这类矫捷性，体系架构师可于须要时将体系扩大至八个以上通道，同时依然能得到简化设计所带来的利益。 图3：利用三个器件的菊花链配置 借助电源优良按时器及关断时序节制，满意周详时序要求 于上电历程中，时序要求很是主要：给定电压轨必需于划定的时间窗口内斜坡上升至其标称值，然后下一个电源轨才能最先上电。对于在现代FPGA及自顺应SoC，电源轨必需单调上升，并于划定的上升时间内到达终极电压。以XAPP1375为例，电压必需于划定的斜坡周期内到达其终极值的95%以上，然后序列中的下一个电源轨才最先斜坡上升。5 这类要领有助在确保器件准确退出上电复位(POR)状况，防止因电源轨上升迟缓或者不妥而造成问题。AMD或者Altera等FPGA供给商于其数据手册中提供了上电时序建议，差别FPGA系列的上电时序可能有所差别。上电时序节制实现方案的示例如图4所示。 图4：上电时序节制示例 电源优良(power-good)按时器会验证每一个电源于上电历程中，是否于划定的时间窗口内到达设定的阈值电压。于ADM6840中，为了确保一致性及可反复时序，此延迟由工场调解，有多个选项，而不是由外部电容设置。若利用外部电容，延迟的精度可能会遭到电容泄电流及容差的影响，致使时序呈现误差。 此外，于关断历程中，需要对于贮存的能量举行妥帖节制，以确保关断时序可猜测，避免器件受损。高功率电源轨凡是包罗较年夜bulk电解电容。于关断时期，这些电容连结充电状况；若无适量掩护，其开释的能量足以毁坏器件。是以，Altera等FPGA供给商提供了关断时序建议以降低危害。6 一般来讲，保举的关断时序与上电时序挨次相反。 图5：Altera Arria 10关断时序组的挨次6 以Altera Arria 10器件为例，于关断历程中，每一组电源轨必需降落到其标称电压的10%如下，下一组才能最先关断，如图5所示。6 为满意此类要求，ADM6840实现了由工场调解的关断阈值(VSEQOFF_TH)选项（0.333V、0.167V及0.050V）。与其他时序节制器比拟，其关断阈值可经由过程外部元件（如电阻或者电容）编程来设置。因为电阻容差及PCB泄电流的影响，现实关断阈值可能呈现误差。图6显示了由工场调解的关断阈值实现方案的简化示用意。 图6：ADM6840的关断阈值架构 结语 面临多电源轨、严苛的容差及繁杂的时序约束，想要满意严酷的FPGA供电要求绝非易事。ADM6840单个器件集成为了八个时序节制与监控通道，极年夜地化解了这一难题。此外，它还有撑持菊花链毗连，纵然扩大到更年夜电源树，设计繁杂性也不会增长。采用由工场调解的设置方案，有助在以一致、可反复的时序实现保举的上电及关断挨次，防止外部元件及板级泄电流可能带来的误差。除了时序节制外，集成监控功效可于电源轨偏离容许规模时，更迅速地检测妨碍并做出明确相应，履行受控复位或者安全关断，从而掩护FPGA和其周边电路。是以，这款器件可为多电源轨FPGA的电源治理提供实用且靠得住的方案，有助在设计职员实现可猜测、安全、高效的体系举动。 参考文献 1 “Voltage Regulator Selection for FPGAs”，Altera，2008年11月。 2 “FPGA Power Sequencing Requirements”，Altium，2025年7月。 3 “合用在AMD及Intel FPGA的电源监控与时序节制器件”，ADI公司，2024年。 4 Greg Sutterlin，“多电压体系的监控器。”Maxim Integrated，2003年11月。 5 “Simplified Power Sequencing (XAPP1375)”，AMD，2025年5月。 6 Nathan Enger，“FPGA电源的‘照顾护士及喂养’：乐成的道与因”，《模仿对于话》，2018年11月。 作者简介 Camille Bianca Gomez是ADI公司的产物运用工程师，从事掩护节制器产物相干事情。她在2022年3月插手公司，最初重要卖力高机能电源监控类产物的撑持及开发事情，随后转入今朝岗亭。她拥有德拉萨年夜学拉古纳分校的电子工程学士学位。插手ADI公司以前，她于汽车制造行业担当设计工程师达3.5年，堆集了名贵的工程设计与产物开发经验。 
