【导读】“于摩尔定律迫近物理极限之际，不管是台积电的CoWoS、已经广为利用的芯粒（Chiplet）、还有是华为的‘韬定律’折叠逻辑，其焦点都离不开异构芯粒或者者电路单位间的互联及总线，此中的新和谈及相干IP产物正激发全世界半导体财产链的深度重构。”

摩尔定律主导财产半个多世纪以来，行业持久以来的独一压服性方针始终是不停缩小晶体管尺寸，依赖制程缩放晋升芯片集成度与机能。但进入3nm、2nm节点后，进步前辈制程盈余已经经连续减退：EUV光刻成本呈指数级上升，晶体管泄电、量子隧穿、功耗掉控等物理壁垒难以冲破，投入巨额研发与产线资金，换来的机能、能效边际收益连续走低，纯真依靠平面制程微缩的成长路径已经抵达机能瓶颈。

于此配景下，全世界半导体财产正履历战略转向：慢慢离别单一寻求更小制程，周全从制程缩放驱动，转向架构重构+进步前辈封装立异双轮驱动。再也不试图于单一片芯（die）上集成所有功效，而是经由过程拆分、重叠、异构组合的方式，从头界说芯片的集成形态，这同样成为后摩尔时代的行业共鸣。

当前全世界已经经形成三条各具特点的主流冲破路径：

1.台积电CoWoS进步前辈封装线路

台积电2.5D硅中介层封装方案，经由过程硅中介层搭建高密度布线通道，把计较片芯与HBM高带宽存储芯粒慎密排布集成，年夜幅拉近计较与存储间隔，拉高带宽、降低数据传输延迟，是当前高端AI算力芯片主流量产方案，属在关闭化的进步前辈封装集成线路。

2. 通用芯粒（Chiplet）异构集成线路

采纳化整为零的模块化思绪，把完备SoC芯片拆分为计较、I/O、模仿、射频等自力功效芯粒，差别功效芯粒选用适配的最优制程制造，再依赖进步前辈封装将各种芯粒拼接整合。寻求跨厂商、跨工艺的通用性，依赖开放尺度实现芯粒即插即用，统筹成本、良率与扩大性。

3. 华为韬（τ）定律线路（旨于降低电路时间常数τ）

摒弃摩尔定律“几何缩微”思绪，提出以时间缩微替换空间缩微，以降低电路旌旗灯号时间常数τ为焦点方针，经由过程逻辑折叠、三维电路重构等方式，于成熟制程前提下缩短旌旗灯号传输路径，从器件、电路、芯片、体系四层全栈优化时延与能效，既可自力完成芯片架构进级，也能兼容Chiplet异构集成 。

三者的落地形态、实现方式、合用场景差异显著，但底层需求高度同一，高速、低时延的互联与总线架构至关主要，此中尺度化芯粒互联总线更是不成替换的焦点底座。

作为全世界尺度化的die-to-die高速总线，UCIe（Universal Chiplet Interconnect Express）通用芯粒互联和谈就负担起多裸片体系互联互通的重担，为异构芯粒之间高带宽、低抖动的数据交互提供强盛撑持，成为实现芯粒架构立异的焦点基础举措措施。

和谈繁杂+异构互联给互通和时延优化带来巨年夜挑战

当前，于愈来愈多的多片芯项目中，设计职员都于评估及导入UCIe 1.0/1.1/2.0/3.0版本，笼罩了AI办事器、高机能计较、车载中心计较等运用。于开发历程中，工程师面对两年夜实际挑战：

1. 和谈繁杂度陡增：UCIe包罗物理层、链路层、事件层，涵盖链路练习、流控治理、过错重传、电源侧带治理、多拓扑组网，一旦呈现和谈背规，就会造成链路断连、传输时延飙升，没法满意芯片对于在高速低延迟的严苛设计要求；

2. 异构对于接难度年夜：ARM AXI、CXS等片上总线需要及UCIe高速裸片接口无缝对于接，总线和谈转换很轻易引入分外时序开消，拉高RC寄生时延。

是以，作为芯片的内部毗连及总线，假如选择从零自研节制器与验证情况，不仅研发周期漫长，还有很难包管和谈兼容性与时序精简度。面临芯粒项目快速量产的需求，财产纷纷转向成熟商用IP方案，以此保障链路合规性，同时守住低时延的设计底线。

UCIe正慢慢成为主要的尺度化芯粒-芯粒间（die-to-die）互联选项，为异构芯粒体系提供了一种同一底座。SmartDV不仅可以或许提供彻底切合行业规范的UCIe总线IP，还有可基在尺度架构，联合客户现实项目需求举行深度技能研发与功效立异，兼具尺度化交付能力与高度定制化、自立立异的两重上风。

SmartDV全栈UCIe解决方案：IP+VIP双轮保障，守住时延底线

作为UCIe同盟成员，SmartDV紧跟规范演进，连续迭代UCIe全套IP产物，打造了笼罩验证IP、节制器IP、总线桥接IP的完备产物矩阵，精准匹配“压缩旌旗灯号时延、降低时间常数τ及可进一步优化机能”的专用集成电路（ASIC）、体系级芯片（SoC）和高机能计较芯片设计方针。

（一）UCIe验证IP（VIP）：全笼罩和谈验证，有用降低时序隐患

SmartDV UCIe VIP严酷兼容UCIe 1.0、1.一、2.0全数规范，同时撑持短距SR、长距LR两种传输模式，笼罩物理层练习、链路层数据包传输、事件层流控与过错处置惩罚全和谈栈。

原生撑持UVM验证情况，内置和谈查抄器、妨碍注入、链路练习序列、全笼罩功效笼罩率，可以或许提早发明数据包乱序、握手超时、链路重复重练习等问题；

撑持多芯粒组网拓扑建模，精准仿真跨裸片传输的真及时延，帮忙前端团队提早优化时序，防止链路分外延迟举高体系τ值；

跨平台兼容主流EDA仿真东西，不管是AI多裸片SoC还有是车载芯粒体系，均可以快速搭建完整的die-to-die互连验证平台。

（二）UCIe节制IP与桥接IP：精简链路逻辑，最小化传输时延

1.UCIe节制器IP

硬件链路做了精简时序设计，优化握手逻辑与数据包打包机制，削减寄放器级数，最年夜限度降低和谈处置惩罚带来的分外时延；同时集成侧带电源治理、CRC校验、重传机制，于保障数据完备性的条件下节制RC寄生参数，满意芯片总体降低旌旗灯号传输延迟的需求。节制器同时撑持Root与Endpoint双模式，适配各种异构芯粒互联拓扑。

2. AXI-UCIe、CXS-UCIe总线桥接IP

作为异构SoC的要害组件，该类IP可实现AMBA AXI四、CXS片上高速总线向UCIe片芯间互连和谈的高效和谈转换。桥接IP精简和谈转换逻辑，削减缓存级数，按捺跨总线交互带来的时延抖动，买通片内总线与芯粒互连链路，让整条数据通路连结低延迟、低功耗，防止和谈转换成为体系τ值的短板。

IP撑持4GT/s~32GT/s多档速度配置，统筹ASIC量产与FPGA原型验证，矫捷适配差别封装、差别工艺的多片芯项目。

（三）适配场景：面向进步前辈封装异构集成的多片芯芯粒

SmartDV的整套UCIe IP方案，已经广泛用在三年夜场景：

1. AI推理与数据中央Chiplet处置惩罚器：该类处置惩罚器采用分散的计较芯粒、I/O芯粒，依赖低时延UCIe链路实现高速数据互通，依赖架构优化替换进步前辈制程，实现媲美高端单芯片的机能程度；

2. 车载中心计较多裸片SoC：多域芯粒经由过程UCIe互联，链路不变性与时序可控，保障整车高及时性；

3. 收集处置惩罚器异构芯片：拆分处置惩罚单位与接口单位，用芯粒集成模式节制成本，同时压缩跨裸片传输时延。

拥抱芯片设计及制造新时代：高机能IP筑牢芯粒互联坚实底座

半导体财产正于离别依赖制程尺寸不停缩小的成长模式，迈入以架构重构、多维互连及异构总线等技能立异为主导的全新成长阶段。UCIe作为芯粒互连的一种尺度化的总线，是落地多芯粒立体架构、连续压低体系时延必不成少的基础举措措施。

接口链路的时延节制，离不开严谨的和谈验证与时序精简的节制器IP。依附全版本合规的UCIe VIP、低时延节制IP与总线桥接方案，SmartDV深度融入全世界芯粒互连生态，帮忙芯片设计团队买通die-to-die高速链路，有助在降低和谈处置惩罚时延并提供颠末时序优化的数据传输通路，为浩繁采用进步前辈异构集成方案的国产多芯粒芯片，提供不变靠得住的高速互连底座。

于迈向新架构并实现财产化落地的历程中，行业还有需要更多的摸索及连续的立异，SmartDV可以成为各家高机能芯片设计企业值患上相信的立异互助伙伴。SmartDV依托富有经验的毗连工程技能团队与自研SmartCompiler IP天生东西，不仅可以提供撑持尺度UCIe等和谈及总线的IP产物，还有可以按照客户的需求基在UCIe等和谈定制差异化的IP及VIP，于保障和谈兼容性、通讯不变性及运用场景适配性的基础上，为新一代计较芯片的立异提供多元化的支撑。